verilog - 代码之家

Yosys FSM检测状态分配?

Abraham McIlvaine · 技术社区 · yosys fsm verilog · 8 年前

<=运算符在该代码中做什么?

Parth Jinwala · 技术社区 · verilog · 8 年前

开始:程序块中的比较语句

andowt · 技术社区 · hdl fpga verilog · 8 年前

Verilog:始终

Jean G · 技术社区 · verilog · 8 年前

verilog中多个模块的并行执行

Harsha · 技术社区 · verilog · 9 年前

在verilog中定义常量(用于合成)

clidre vandijk · 技术社区 · verilog · 9 年前

模拟从Quartus发射的Modelsim无法正常工作

sujeto1 · 技术社区 · test-bench quartus modelsim verilog · 9 年前

Verilog调试8-1门多路复用器

N.chen · 技术社区 · verilog · 9 年前

用于始终块中的循环生成

user1747389 · 技术社区 · fpga verilog · 9 年前

在“while”中使用一个非常量值会导致这个错误,我该怎么办?

sujeto1 · 技术社区 · quartus synthesis verilog math · 9 年前

为什么当“相等”有效时,“小于”不起作用?

klenium · 技术社区 · logical-operators verilog · 9 年前

使用包含std_logic的泛型在Verilog中实例化VHDL

Damien · 技术社区 · verilog vhdl generics · 9 年前

如何在Verilog中使用二维数组

Misal313 · 技术社区 · system-verilog verilog multidimensional-array arrays · 10 年前

将二进制输入转换为剩余数系统的verilog代码

user4611785 · 技术社区 · system-verilog fpga verilog · 10 年前

收到以下错误:“第36行应为'endmodule',找到'if'

Sammyr93 · 技术社区 · verilog syntax · 10 年前

verilog中的BCD到7段解码器

Abhishek Tyagi · 技术社区 · modelsim verilog · 10 年前

Verilog/SystemVerilog中的推断锁存器

evilpascal · 技术社区 · quartus system-verilog verilog memory · 10 年前

8位宽,2对1多路复用器verilog模块

user125535 · 技术社区 · system-verilog verilog · 10 年前

宽度无关函数

Ari · 技术社区 · system-verilog verilog · 11 年前

Verilog生成语句问题

user3185902 · 技术社区 · verilog · 11 年前

verilog中格式错误的语句

Dib · 技术社区 · vlsi system-verilog verilog · 11 年前

BCD到超过3 verilog代码(大小写)

user2941970 · 技术社区 · verilog · 11 年前

Verilog:如何根据genvar i在generate语句中声明多个reg

user2922373 · 技术社区 · verilog · 11 年前

我可以将$urandom_range与时间变量一起使用吗?

wisemonkey · 技术社区 · system-verilog verification verilog · 12 年前

Verilog中的字符串操作

sjtaheri · 技术社区 · system-verilog verilog string · 12 年前

如何在SystemVerilog程序块中监控信号

wisemonkey · 技术社区 · system-verilog verilog · 12 年前