vhdl - 代码之家

使用16位DSP的33*33位

Ryan · 技术社区 · multiplication verilog vhdl · 6 年前

用vhdl读取二进制文件

elmakhloufi assaad · 技术社区 · fpga vhdl · 7 年前

VHDL:使用聚合其他对象为多个数据类型赋值

CJC · 技术社区 · vhdl · 7 年前

如何使用VHDL在组合逻辑中并发执行语句?

Koli · 技术社区 · vhdl concurrency · 7 年前

PIC24的签名扩展指令[关闭]

Andreea Dumitru · 技术社区 · pic24 instruction-set xilinx vhdl · 7 年前

VHDL块和保护输入-这段代码做什么?

Wad · 技术社区 · vhdl · 7 年前

VHDL:无法将系统时钟(Sys\U Clk)分配给信号

Kelvin Kalariya · 技术社区 · hdl xilinx fpga vhdl · 7 年前

连接到多个驱动程序或同步描述错误的问题

Seung Jin Lee · 技术社区 · xilinx vhdl · 7 年前

VHDL:除法和十进制表示法

v4ttel · 技术社区 · fpga vhdl · 7 年前

在VHDL返回错误中添加两位_向量”(vcom-1581)中缀运算符“+”没有可行项

Siladittya · 技术社区 · modelsim vhdl · 7 年前

vhdl大小写。。。是和。。。选择

Clara Rabello · 技术社区 · vhdl case select · 7 年前

与VHDL记录端口等效的SystemVerilog

geschema · 技术社区 · system-verilog vhdl · 7 年前

分配记录VHDL

Nikolay Josh Konovalenko · 技术社区 · intel-fpga xilinx record vhdl arrays · 7 年前

VHDL和Verilog不依赖技术?

Aleksandar Kostovic · 技术社区 · system-verilog verilog vhdl · 7 年前

返回vhdl中的无约束数组

Franz Forstmayr · 技术社区 · ghdl vivado vhdl · 7 年前

在VHDL测试台内将STD\U逻辑连接到STD\U逻辑矢量

Seung Jin Lee · 技术社区 · vhdl logic vector · 7 年前

在vhdl中,逻辑and(&&)的等价物是什么?

syzd · 技术社区 · vhdl · 7 年前

尝试在GHDL中指定VHDL标准时出错

Hanlon · 技术社区 · ghdl vhdl · 7 年前

如何创建包含组件且没有包体的VHDL包?

Robert C. Holland · 技术社区 · quartus vhdl · 7 年前

在带有downto的std_logic_vector中使用变量作为边界时出现问题

Paul · 技术社区 · vhdl · 8 年前

忽略返回值过程/函数VHDL

antonio92 · 技术社区 · vhdl · 8 年前

VHDL中的可选端口?

refDL · 技术社区 · vhdl · 8 年前

“sra”在VHDL中不工作

Ankit Shubham · 技术社区 · alu vhdl · 8 年前

VHDL代码:转换std_logic_vector的类型转换非法

Techno04335 · 技术社区 · multiplication type-conversion vhdl · 9 年前

VHDL中通过UART加载的值数组

3yakuya · 技术社区 · uart vhdl · 9 年前

使用包含std_logic的泛型在Verilog中实例化VHDL

Damien · 技术社区 · verilog vhdl generics · 9 年前

Vhdl通用全加器代码

MRNakh · 技术社区 · fpga vhdl · 9 年前

你好,我是VHDL编程新手,请帮助我解决这些错误

Karthik · 技术社区 · state-machine vhdl if-statement · 9 年前

使用2位加法器作为部件的16位加法器

elChino · 技术社区 · quartus vhdl · 9 年前

FPGA达到了USB WireIns的极限

FlyerDragon · 技术社区 · spartan xilinx vhdl · 10 年前