代码之家  ›  专栏  ›  技术社区  ›  albert waissman

如何在不同位置找到具有相同字符串的$plusargs

uvm system-verilog
  •  0
  • albert waissman  · 技术社区  · 6 年前

    大型集成验证环境中的一个非常普遍的问题。 我们的验证开发涉及跨越不同时区的大型团队。 集团倾向于使用$plusargs代替工厂机制。 可能主要原因是很难从命令行处理器设置工厂, 我们有更多的脚本层来开始模拟。 最近,我发现在不同的环境中使用相同的字符串来控制环境的行为。在这种情况下,两个不同的记分板使用相同的字符串来禁用一些检查和测试通过。这两个环境都是在运行时创建的。还有一段时间,重复使用相同的字符串是可以的,这将需要所有者的参与。 有没有办法从最终的详细模型中找到这样的重复,并在代码中提供位置作为警告?

    我本想创建我们自己的包装器,但问题是,我们正在集成一些我们不是所有者的代码,就像在本例中一样。 谢谢

    1 回复  |  直到 6 年前
        1
  •  1
  •   dave_59    6 年前

    这是一个完美的例子,说明了人们如何认为不遵循推荐的UVM方法可以更快地完成任务,而会在以后产生耗时的复杂性。

    我认为至少有两种可能的选择。

    1. 编写一个脚本,在源代码中搜索 $plusargs 希望他们已经使用字符串文字来跟踪重复项。
    2. 您可以覆盖 $加币 使用PLI代码并跟踪重复项。

    选择取决于您是否更擅长编写Perl/Python或C代码。

    推荐文章
    Mingo  ·  SystemVerilog中的总线输入灵敏度列表
    6 年前
    Tudor Timi  ·  具有具有默认值的参数的宏,其中默认值是前一个参数
    6 年前
    albert waissman  ·  如何在不同位置找到具有相同字符串的$plusargs
    6 年前
    Prateek Srivastav  ·  在Systemverilog枚举中分配X
    6 年前
    DogTag  ·  导出实例化模块的任务
    6 年前
    Mr. Gandalf  ·  在verilog或systemverilog中,每个时钟从文件中读取行
    6 年前
    geschema  ·  与VHDL记录端口等效的SystemVerilog
    6 年前
    Aleksandar Kostovic  ·  VHDL和Verilog不依赖技术?
    7 年前
    PieterNuyts  ·  SystemVerilog约束溢出
    7 年前
    QuantumRipple  ·  无法访问评估中的Verilog空/无效切片范围
    7 年前
    关于   移动版
    代码之家 - 一站式码农服务社区
    沪ICP备11025650号