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verilog-是否可以在同一模拟过程中创建两个VCD文件?

vcd verilog

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Sara p · 技术社区 · 6 年前

我必须创建两个VCD文件。一个在零时间开始,在特定信号改变时结束,另一个在之后开始。

可以用verilog做吗?

1 回复 | 直到 6 年前

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dave_59 6 年前

Verilog标准不提供在一个模拟中实现这一点的方法。您的第一个模拟将一直运行,直到特定的信号改变,创建您的第一个VCD文件。当特定信号发生变化时,第二个模拟必须开始转储到第二个VCD文件。

有些工具,如modelsim/questa,提供了tcl命令行选项,用于将文件转储到多个VCD文件。您将关闭对第一个VCD文件的转储,同时开始对第二个VCD文件的转储。请阅读您的工具使用手册。