代码之家 › 专栏 › 技术社区 › CJC

FPGA IO配置:拉模式对输出的影响

lattice-diamond intel-fpga xilinx fpga io

CJC · 技术社区 · 5 年前

在合成中指定为输出的管脚上配置拉模式的效果如何?

只有当我们将输出设置为三态时,它的用途才明显吗?

0 回复 | 直到 5 年前

Jamey Hicks 5 年前

它只在引脚处于三态时对输出有影响。如果你配置一个弱的上拉,我假设它燃烧一些权力,如果你把输出低,反之亦然,为弱下拉。

我更喜欢配置显式IO缓冲区,以便使三态控件显式,但这只是一种风格偏好。

推荐文章

nichollsg · 使用实数参数确定计数器大小

7 年前

Andreea Dumitru · PIC24的签名扩展指令[关闭]

7 年前

Kelvin Kalariya · VHDL:无法将系统时钟(Sys\U Clk)分配给信号

7 年前

Mahdi · 使用DMA通信PCIe

7 年前

Seung Jin Lee · 连接到多个驱动程序或同步描述错误的问题

7 年前

Nikolay Josh Konovalenko · 分配记录VHDL

7 年前

Leos313 · macb ff0e0000。以太网eth0:无法连接到物理层

7 年前

ykpgrr · Verilog或Vivado HLS或Vivado SDSoC

7 年前

gavenant · 使用设备树中的信息注册平台设备

8 年前

ThisGuy · Linux网络驱动程序MSI中断问题

9 年前