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verilog宏检查是否在模拟或合成中

xilinx verilog

chasep255 · 技术社区 · 6 年前

我需要修改我的设计源的行为,在模拟和合成中做一些不同的事情(我需要在模拟中删除一个时间戳以得到确定的结果)。是否有一个Verilog宏定义,这样我就可以知道在哪种模式下使用了源代码?有点像…

`ifdef __SYNTHESIS__
   timestamp <= hardware_ts;
`else
   timestamp <= 0;
`endif

1 回复 | 直到 6 年前

dave_59 6 年前

这将是非常具体的工具。来自Mentor Define的模拟器 MODEL_TECH 和 QUESTA 宏

你最好自己定义宏 +define+__SYNTHESIS__ 在命令行上运行任何合成工具时。

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