verilog何时使用当前时隙和上一时隙的值?

下面是一个简短的示例代码,让我很困惑。在verilog进程中,使用当前时隙或以前的模拟时隙中的值的规则是什么?

module test();

    reg clk, rst, r1, r2, r3;

    initial begin
        clk = 0;
        rst = 0;
        r1 = 0;
        r2 = 0;
        r3 = 0;

        @(posedge clk)
        rst = 1;
    end // initial

    always #5 begin : clkgen
        clk = ~clk;
    end


    /** TESTS **/

    // PREVIOUS
    always @(posedge clk) begin : proc_non_block
        r1 = rst;
    end

    // CURRENT
    always @(posedge clk or posedge rst) begin : proc_async
        r2 <= rst;
    end

    // PREVIOUS
    always @(posedge clk or negedge rst) begin : proc_async_neg
        r3 <= rst;
    end

endmodule // test

这是模拟的结果。(魁斯塔西姆10.4c)

上面的实验表明,只有当给定信号在当前模拟时隙处具有活动事件时,才使用给定信号的当前值。我说的对吗?有什么细节吗?