SystemVerilog中的总线输入灵敏度列表

当 任何 总线中的位是否已切换(posedge)?e、 g.如果我有:

input [1:0] a;
always@([what to do here?]) begin
  [statements]
end

我试过了

always@(posedge a)

还有

always@(posedge a[1:0])

但模拟显示,只有在[0]的posedge上才计算语句。

我无法使用“,”或“或”,因为宽度是由参数决定的。 提前感谢您!