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SystemVerilog中的总线输入灵敏度列表

system-verilog

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Mingo · 技术社区 · 8 年前

当任何总线中的位是否已切换(posedge)?e、 g.如果我有:

input [1:0] a;
always@([what to do here?]) begin
  [statements]
end

我试过了

always@(posedge a)

还有

always@(posedge a[1:0])

但模拟显示,只有在[0]的posedge上才计算语句。

我无法使用“,”或“或”,因为宽度是由参数决定的。提前感谢您!

1 回复 | 直到 8 年前

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dave_59 8 年前

您需要为每个位生成一个进程

event ev;
for ï¼genvar ii =0;ii<$bits(a);ii++) begin 
   always  @(posedge a[ii] ) ->>ev;
end 
always @ev ...