代码之家 › 专栏 › 技术社区 › user_rak

基于事件触发器的SV断言

system-verilog-assertions system-verilog

0

user_rak · 技术社区 · 7 年前

假设SV接口包含并发断言属性。 “property”:语法错误,意外属性。

Interface intf;

   task e1();
        -> e1; 
   endtask

   wait(e1.triggered); // something like this, where property waits for trigger 
   property prop1;
     @(posedge clk) a ##1 b;
   endproperty

endinterface

非常感谢。

1 回复 | 直到 7 年前

1

Matthew Taylor 7 年前

a 发生 b 发生。我想你想要的是:

如果 e1 clk ?) 然后b在的上升沿应该为真 clk公司 之后

e1

always begin
  @(e1);
  @(posedge clk) e = 1'b1;
  @(posedge clk) e = 1'b0;
end

property prop1;
 @(posedge clk) e |-> a ##1 b;
endproperty