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系统Verilog总线路由

modelsim system-verilog verilog

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Ryu · 技术社区 · 8 年前

在system verilog中,我知道您可以使用阵列[15:8]来路由部分总线,作为分割车道的一种方式。有没有办法以非连续的方式做到这一点。例如,车道2、3、8、9。

2 回复 | 直到 8 年前

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Oldfart 8 年前

Enze-Chi方法的替代方法是使用串联:

wire [3:0] a;
assign a = {b[9:8],b[3],b[2]};

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Enze Chi 8 年前

您可以通过任何方式连接:

例如:

 assign a[0] = b[2];
 assign a[1] = b[3];
 assign a[3:2] = b[9:8];